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先端メモリ・ロジックデバイスのための2.5D/3Dデバイス集積化技術の基礎から最新動向

先端メモリ・ロジックデバイスのための2.5D/3Dデバイス集積化技術の基礎から最新動向

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概要

本セミナーでは、先端半導体デバイスにおける多層配線の材料・構造・プロセスの変遷、CuダマシンプロセスとPost-Cu配線材料候補及びプロセス、低誘電率 (Low-k) 絶縁膜などの最新技術を解説いたします。
また、新たな技術トレンドである「裏面電源供給」のための配線形成・貼合プロセスやDRAMやNANDの3Dメモリチップ積層とウエハレベル貼合、異種デバイス集積化 (チップレットインテグレーション) 、FOWLP/PLP、ガラスサブストレート、高周波基板材料など、幅広い技術を基礎・開発動向の両面から議論いたします。

開催日

  • 2026年7月29日(水) 13時00分17時00分

修得知識

  • 半導体デバイス技術
  • 半導体製造プロセス技術
  • 多層配線形成技術
  • 三次元デバイス集積化技術
  • 材料強度学
  • 金属疲労学
  • 固体物理学
  • 薄膜材料物性学

プログラム

 AI、IoT、データセンター、ADAS/自動運転、ロボティックス、5G/ポスト5Gなどのデジタル社会を支える重要基盤である高性能ロジックデバイス (MPU/CPU、GPU) やDRAM、NANDフラッシュメモリ、パワーデバイスなどに代表される先端半導体デバイスにおいて、デバイスを構成する微細トランジスタ同士を接続して論理回路を構成する多層配線に対する微細化、高密度化、低抵抗化、低容量化、高信頼化の要求が益々厳しさを増している。配線寸法やViaホール径の微細化に伴う配線・Via抵抗及び配線間容量の増大や、これらに伴う信号伝搬遅延と消費電力の増加、信頼性の低下は世代とともに極めて深刻になりつつある。
 そこで、本講ではこれまでの多層配線技術の歴史的変遷を振り返るとともに、Cuダマシン配線の製造プロセスや微細化に伴う配線抵抗増大の課題について詳しく解説した上で、Cu代替金属材料 (Ru、Co、W、Mo、Niなど) やナノカーボン材料 (CNT、グラフェン) の最新の開発動向について述べる。また、Cu配線を取り囲む誘電材料 (絶縁膜) として、配線間容量低減のために低誘電率 (Low-k) 材料を導入した経緯や課題、更なるLow-k化のための多孔質 (Porous) 材料の課題と対策、究極のLow-k技術であるAir-Gap (中空) 技術についても詳細に述べる。
 さらに、配線長を大幅に短縮化でき、超ワイドバス化や大容量・高速の信号伝送が可能になるSi貫通孔 (TSV) やウエハレベル貼合プロセスを用いたメモリデバイス (DRAM、NAND) の三次元 (3D) 積層化や、複数の半導体チップ (或いは従来のSoC (System on Chip) チップを機能ごとに分割したチップレット) をパッケージ基板上に近接配置して高性能システムを構成する2.5D/3D異種デバイス集積化 (チップレットインテグレーション) についても詳しく解説する。

  1. 2.5D/3Dデバイス集積化技術の基礎〜最新動向
    1. 微細化の物理限界と2.5D/3Dデバイス集積化によるMooreの法則の継続・発展
    2. Si貫通孔 (TSV) によるデバイス集積化のメリット
    3. TSVを用いた三次元チップ積層の実例1 (DRAM/HBM)
    4. TSVを用いた三次元チップ積層の実例2 (NAND/SSD)
    5. TSVを用いた三次元チップ積層構造における発熱問題とアンダーフィル材の熱抵抗低減技術
    6. 大容量HBMにおける積層化プロセスロードマップ
      (チップ積層:CoC→ウエハ積層:WoW?、WoW&CoW?、CoW?)
    7. 3D-NANDにおけるウエハレベル貼合方式の概要
      • Xtacking
      • CBA
    8. ウエハレベル貼合技術の種類と比較、有力候補 (PAB)
    9. ウエハレベル貼合技術の課題と対策
      • 貼合の低温化
      • 貼合前平坦化
      • ベベル制御
    10. 各種チップレット技術の概要と特徴
      • CoWoS
      • InFO
      • EMIB
      • Foverosなど
    11. 各社チップレット技術の詳細とデバイス適用事例
      • TSMC
      • Intel
      • Samsung
    12. 各社のチップレット技術の整理と業界団体「UCIe」の設立
    13. 国内のコンソーシアム設立の動き
      • PSB
      • BB Cube 3D
      • ASRA
      • SATAS
    14. ウエハレベルパッケージ (FO-WLP) 技術の特長と変遷、代表的なプロセス
    15. FO-WLPとPLPの使い分け、FO-PLPの要求仕様
    16. FO-PLPにおける微細再配線 (RDL) の低コスト形成プロセスの候補
    17. 5G以降の高周波対応低伝送損失絶縁材料の候補
    18. パッケージ基板の最新開発動向 (樹脂・シリコン基板/TSV⇒ガラス基板/TGV (TDV) )
    19. CoC、CoW、WoWの主要アプリとPros/Cons、先進パッケージ技術のロードマップと市場動向
  2. ウエハ裏面への電源供給配線網 (BS-PDN、PowerVia、SPR) の形成技術の最新動向
    1. ウエハ裏面への電源供給配線網 (BS-PDN) 形成の経緯・背景と特徴、課題
    2. 埋め込み電源線 (BPR) と裏面の電源供給配線網 (BS-PDN) の接続形態と構造
    3. BS-PDNを形成するための貼合プロセス例と接続断面構造
    4. BS-PDNにおける回路ブロック面積及びIRドロップの低減効果
    5. IntelによるPoweViaの概要と特徴、テストチップの評価結果、20A世代からの採用計画
    6. TSMCもA16世代からSPRを採用へ、Samsungも2nm世代 (SF2Z) からBSPDNを採用へ
  3. 総括

講師

  • 柴田 英毅
    名古屋大学 未来社会創造機構
    客員教授

主催

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受講料

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: 45,000円 (税別) / 49,500円 (税込)
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    • 2名様でお申し込みの場合 : 2名で 90,000円(税別) / 99,000円(税込)
    • 3名様でお申し込みの場合 : 3名で 135,000円(税別) / 148,500円(税込)

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免責事項

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