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チップレット実装テスト、評価技術

チップレット実装テスト、評価技術

～チップレット集積に向けた動向、求められる材料、パッケージ、接合、評価技術～
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概要

本セミナーでは、チップレットについて基礎から解説し、チップレット集積技術、最新動向から 新たなテストの考え方や手法、規格について詳解いたします。

開催日

  • 2026年3月5日(木) 12時30分 ～ 16時30分

修得知識

  • チップレットの概要
  • チップレットテストの動向と考え方
  • チップレット標準テスト規格IEEE 1838 とバウンダリスキャン
  • TSV接続障害回避技術とUCIeリペア規格
  • アナログバウンダリスキャンによるTSV の新たな評価技術

プログラム

　チップレットは多数のチップを1パッケージに集積する技術であり、従来のチップ単体テスト手法だけでは不十分となり、新たなテストの考え方やテスト手法が必要となる。
　チップレット集積回路の歩留まりは、チップ集積前のKGD (Known Good Die) 保証に大きく依存するため、その考え方やテスト手法を紹介する。パッケージ内の多数のチップ間のインターコネクションテストはチップ単体のテストにはない概念であり、チップレットテストのために新たに制定されたテスト規格IEEE 1838 を紹介する。なおIEEE 1838 規格はバウンダリスキャンテスト規格IEEE 1149.1 をベースとしているのでこれについても解説する。さらにチップ積層後の各チップの機能テスト手法を紹介する。最後に3D-ICにおけるチップ間3D接続のためのTSVやハイブリッドボンディングは益々高密度化が進み、デイジーチェインなどの従来評価方法では限界がある。そこで、アナログバウダリスキャン技術を応用した新たな3D接続評価技術を紹介する。

  1. はじめに
    1. 講師Biography
    2. 富士通の大型計算機のテクノロジーとテスト技術のあゆみ
    3. バウンダリスキャン普及活動
  2. チップレットの概要
    1. チップレットとは
    2. なぜ、今チップレットなのか
    3. ムーア則とスケーリング則
    4. チップレットの効果
    5. チップレットの適用事例
    6. チップレット実装の例
    7. インターポーザの動向
  3. チップレットテストの動向
    1. チップレット集積のテスト工程
    2. KGD選別の重要性
    3. Pre-Bond Test とウェーハプローバ
    4. インターポーザのテスト
    5. システムレベルテストSLT
    6. ICの機能テストと構造テスト
    7. ATEとSLTのテストメカニズム
    8. サイレントデータ破損 (Silent Data Corruptions)
    9. Intelにおける「真のKGD選別」のためのテスト戦略
  4. チップレット間のインターコネクションテスト
    1. チップレットは小さな実装ボード
    2. 実装ボードの製造試験工程
    3. 実装ボードやチップレットの機能テストと構造テスト
    4. バウンダリスキャンとは
    5. IEEE 1149.1 バウンダリスキャンテスト回路
    6. バウンダリスキャンテストによるはんだ接続不良検出動作例
    7. オープンショートテストパターン
    8. ロジック-メモリ間のインターコネクションテスト
    9. チップレットのためのテスト規格IEEE 1838
    10. チップ積層後のIEEE 1838 FPP による各チップの機能テスト
    11. チップ積層後のTSV接続障害復旧方式
    12. UCIe規格でのTSVリペア方式
    13. TSMCのチップレットテスト事例
  5. TSVの接続品質評価技術
    1. 3D-ICのチップ間接続の高密度化と課題
      • TSV
      • ハイブリッドボンディング
    2. TSV接合での欠陥と相互接続障害
    3. 従来評価技術の問題点
      • デイジーチェイン
      • ケルビン計測
    4. TSV評価時のアウトライヤ検出の重要性
    5. TSVの個別抵抗計測による効果
    6. アナログバウンダリスキャン IEEE 1149.4 による精密微少抵抗計測
    7. 従来のIEEE 1149.4 標準抵抗計測法の問題点と解決案
    8. IEEE 1149.4 標準抵抗計測法の改善で真の4端子計測法の実現
    9. TSV個別精密微少抵抗計測回路の3D-ICへの実装例
    10. 提案回路の検証実験結果
    11. 提案回路のLSIへの実装 (配置配線) 事例
    12. 提案回路の適用シーン案と期待効果
  6. まとめ
  7. Q&A
    • 質疑応答
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講師

  • 亀山 修一 氏
    愛媛大学 大学院 理工学研究科
    客員教授
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主催

株式会社 技術情報協会
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お問い合わせ

本セミナーに関するお問い合わせは tech-seminar.jpのお問い合わせからお願いいたします。
(主催者への直接のお問い合わせはご遠慮くださいませ。)

受講料

1名様
: 45,000円 (税別) / 49,500円 (税込)
複数名
: 40,000円 (税別) / 44,000円 (税込)

複数名同時受講割引について

  • 2名様以上でお申込みの場合、1名あたり 40,000円(税別) / 44,000円(税込) で受講いただけます。
  • 5名様以降は、1名あたり 30,000円(税別) / 33,000円(税込) で受講いただけます。
    • 1名様でお申し込みの場合 : 1名で 45,000円(税別) / 49,500円(税込)
    • 2名様でお申し込みの場合 : 2名で 80,000円(税別) / 88,000円(税込)
    • 3名様でお申し込みの場合 : 3名で 120,000円(税別) / 132,000円(税込)
    • 4名様でお申し込みの場合 : 4名で 160,000円(税別) / 176,000円(税込)
    • 5名様でお申し込みの場合 : 5名で 190,000円(税別) / 209,000円(税込)
  • 同一法人内による複数名同時申込みのみ適用いたします。
  • 請求書は、代表者にご送付いたします。
  • 他の割引は併用できません。

アカデミック割引

  • 1名様あたり 30,000円(税別) / 33,000円(税込)

日本国内に所在しており、以下に該当する方は、アカデミック割引が適用いただけます。

  • 学校教育法にて規定された国、地方公共団体、および学校法人格を有する大学、大学院、短期大学、附属病院、高等専門学校および各種学校の教員、生徒
  • 病院などの医療機関・医療関連機関に勤務する医療従事者
  • 文部科学省、経済産業省が設置した独立行政法人に勤務する研究者。理化学研究所、産業技術総合研究所など
  • 公設試験研究機関。地方公共団体に置かれる試験所、研究センター、技術センターなどの機関で、試験研究および企業支援に関する業務に従事する方
  • 支払名義が企業の場合は対象外とさせていただきます。
  • 企業に属し、大学、公的機関に派遣または出向されている方は対象外とさせていただきます。

ライブ配信セミナーについて

  • 本セミナーは「Zoom」を使ったライブ配信セミナーとなります。
  • お申し込み前に、 Zoomのシステム要件 と テストミーティングへの参加手順 をご確認いただき、 テストミーティング にて動作確認をお願いいたします。
  • 開催日前に、接続先URL、ミーティングID​、パスワードを別途ご連絡いたします。
  • セミナー開催日時に、視聴サイトにログインしていただき、ご視聴ください。
  • セミナー資料は郵送にて前日までにお送りいたします。
  • 開催まで4営業日を過ぎたお申込みの場合、セミナー資料の到着が、開講日に間に合わない可能性がありますこと、ご了承下さい。
    ライブ配信の画面上でスライド資料は表示されますので、セミナー視聴には差し支えございません。
    印刷物は後日お手元に届くことになります。
  • ご自宅への書類送付を希望の方は、通信欄にご住所・宛先などをご記入ください。
  • タブレットやスマートフォンでも受講可能ですが、機能が制限される場合があります。
  • ご視聴は、お申込み者様ご自身での視聴のみに限らせていただきます。不特定多数でご覧いただくことはご遠慮下さい。
  • 講義の録音、録画などの行為や、権利者の許可なくテキスト資料、講演データの複製、転用、販売などの二次利用することを固く禁じます。
  • Zoomのグループにパスワードを設定しています。お申込者以外の参加を防ぐため、パスワードを外部に漏洩しないでください。
    万が一、部外者が侵入した場合は管理者側で部外者の退出あるいはセミナーを終了いたします。
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