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チップレット実装に関する基礎とテスト・評価技術

チップレット実装に関する基礎とテスト・評価技術

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概要

本セミナーでは、チップレット実装における電子回路テストの概要からバウンダリスキャンやウェーハプローブテスト技術、新たなTSVの接合・接続評価技術などについて詳しく解説いたします。

開催日

  • 2025年6月27日(金) 13時30分 ～ 16時30分

修得知識

  • 電子回路テストの基礎知識
  • チップレットの概要
  • チップレットテストの考え方と動向
  • バウンダリスキャンの基礎知識
  • チップレットテスト規格 IEEE 1838
  • TSV接続障害回避技術とUCIe規格
  • アナログバウダリスキャンによるTSV接続の新しい評価技術

プログラム

　チップレットは多数のチップを1パッケージに集積する技術であり、従来からのチップ単体テスト手法だけでなく、チップレットのための新たなテスト手法が必要となる。
　本講座では電子回路テストの基礎技術を紹介したうえで、チップレットの概要、チップレットテストの考え方、真のKGD (Known Good Die) 選別のためのテスト手法、ウェーハプローブの課題と最新動向、インターポーザのテスト、システムレベルテスト、SDC (サイレントデータ破損) 、チップレット相互接続テストのためのバウンダリスキャンとIEEE 1838規格、TSV接続障害リペア方式とUCIe規格、ハイブリッドボンディングなど超狭ピッチTSV接続を評価するための新たな計測方法などを紹介する。

  1. はじめに
    1. 講師紹介
    2. 富士通の大型計算機のテクノロジーとテスト技術
    3. バウンダリスキャンの採用と普及活動
  2. チップレットの概要
    1. チップレットとは
    2. なぜ、今チップレットなのか
    3. ムーア則とスケーリング則
    4. チップレットの効果
    5. チップレットの適用事例
    6. チップレット実装の例
    7. インターポーザの動向
    8. インターポーザの事例
  3. チップレットテストの動向
    1. チップレット集積のテストフロー
    2. KGD (Known Good Die) の重要性
    3. ウェーハプローブテスト
    4. 真のKGD選別とIntelの戦略
    5. 積層ダイテストとファイナルテスト
    6. システムレベルテストSLT
    7. ICの構造テストと機能テスト
    8. ATEとSLTのテストメカニズム
    9. サイレントデータ破損 (Silent Data Corruptions)
    10. インターポーザのテスト (接触方式と非接触方式)
    11. TSMCのPGD (Pritty-Good-Die) テスト
    12. EBテスタとCMOS容量イメージセンサによる非接触テスト
  4. チップレット間のインターコネクションテスト
    1. チップレットは小さな実装ボード
    2. 実装ボードの製造試験工程
    3. 実装ボードやチップレットの機能テストと構6.Q&A造テスト
    4. バウンダリスキャンの基礎知識
    5. IEEE 1149.1 バウンダリスキャンテスト回路
    6. バウンダリスキャンテストによるはんだ接続不良検出動作例
    7. オープンショートテストパターン
    8. ロジック-メモリ間のインターコネクションテスト
    9. チップレットテスト規格IEEE 1838とチップ間相互接続テスト
    10. チップ積層後のIEEE 1838 FPPによる各チップの機能テスト
    11. チップ積層後のTSV接続障害復旧方式とUCIe規格
    12. Structural Test 〜ボードテストとICテストでの違い〜
    13. ポストボンドテスト方式の学会発表例
    14. TSMCのチップレットテスト事例
    15. 策定中のチップレット規格IEEE P3405 Chiplet Interconnect Test & Repair
    16. 進化するバウンダリスキャン関連規格
  5. TSVの接続品質評価技術
    1. 3D-ICのチップ間接続 (TSV,ハイブリッドボンディング) の高密度化と課題
    2. TSV接合での欠陥と相互接続障害
    3. 従来評価技術 (デイジーチェイン、ケルビン計測) の問題点
    4. X線CT画像によるTSV接続評価と課題
    5. TSV接続評価時のアウトライヤ検出の重要性
    6. TSVの個別抵抗計測による効果
    7. アナログバウンダリスキャンIEEE 1149.4による精密微少抵抗個別計測
    8. 従来のIEEE 1149.4 標準抵抗計測法の問題点と解決案
    9. 真のTSV個別4端子計測法の実現
    10. TSV計測回路の3D-ICへの実装例
    11. 新評価方式の適用提案
  6. Q&A
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講師

  • 亀山 修一 氏
    愛媛大学 大学院 理工学研究科
    客員教授
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主催

株式会社 シーエムシー・リサーチ
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お問い合わせ

本セミナーに関するお問い合わせは tech-seminar.jpのお問い合わせからお願いいたします。
(主催者への直接のお問い合わせはご遠慮くださいませ。)

受講料

1名様
: 40,000円 (税別) / 44,000円 (税込)
複数名
: 18,000円 (税別) / 19,800円 (税込) (案内をご希望の場合に限ります)

案内割引・複数名同時申込割引について

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  • Eメール案内を希望する方
    • 1名様でお申し込みの場合 : 1名で 36,000円(税別) / 39,600円(税込)
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    • 3名様でお申し込みの場合 : 3名で 120,000円(税別) / 132,000円(税込)

アカデミック割引

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学校教育法にて規定された国、地方公共団体、および学校法人格を有する大学、大学院の教員、学生に限ります。

ライブ配信セミナーについて

  • 本セミナーは「Zoom」を使ったライブ配信セミナーとなります。
  • お申し込み前に、 Zoomのシステム要件 と テストミーティングへの参加手順 をご確認いただき、 テストミーティング にて動作確認をお願いいたします。
  • 開催日前に、接続先URL、ミーティングID​、パスワードを別途ご連絡いたします。
  • セミナー開催日時に、視聴サイトにログインしていただき、ご視聴ください。
  • セミナー資料は、PDFファイルをダウンロードいただきます。
  • ご自宅への書類送付を希望の方は、通信欄にご住所・宛先などをご記入ください。
  • タブレットやスマートフォンでも受講可能ですが、機能が制限される場合があります。
  • ご視聴は、お申込み者様ご自身での視聴のみに限らせていただきます。不特定多数でご覧いただくことはご遠慮下さい。
  • 講義の録音、録画などの行為や、権利者の許可なくテキスト資料、講演データの複製、転用、販売などの二次利用することを固く禁じます。
  • Zoomのグループにパスワードを設定しています。お申込者以外の参加を防ぐため、パスワードを外部に漏洩しないでください。
    万が一、部外者が侵入した場合は管理者側で部外者の退出あるいはセミナーを終了いたします。
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