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半導体パッケージにおけるチップレット集積技術の最新動向と評価

半導体パッケージにおけるチップレット集積技術の最新動向と評価

オンライン 開催

概要

本セミナーでは、半導体の新たな潮流として、オープン規格や標準仕様の検討が進むチップレットについて取り上げ、チップレット集積技術開発の背景、これまでの検討例、ECTC2022での話題も含めた最新動向、今後の方向性まで解説いたします。

開催日

  • 2026年5月18日(月) 13時00分16時15分

修得知識

  • チップレット技術の基本的な知識と最新動向
  • 電子回路テストの基礎知識
  • チップレットの概要
  • チップレットテストの考え方と動向
  • バウンダリスキャンの基礎知識
  • チップレットテスト規格IEEE 1838
  • TSV接続障害回避技術とUCIe規格
  • アナログバウダリスキャンによるTSV接続の新しい評価技術

プログラム

第1部 チップレット集積技術の最新動向

(13:00〜14:30)

 半導体集積回路の微細化限界が近づくのに伴い、チップレット集積技術は、素子集積規模のスケールアウトやデバイス構造の最適化、フォン・ノイマンボトルネックの解消、フレキシブルな異種集積など従来の集積回路技術の課題を解決する技術として期待されています。
 本セミナでは、これまでの三次元集積技術の研究の歴史を踏まえながら、チップレット集積技術の最新動向、およびチップレット集積プラットフォーム・コンソーシアムでの活動状況についてお話いたします。

  1. チップレット集積技術の背景
    1. 半導体集積回路技術の歴史
    2. 半導体集積回路技術の課題と限界
    3. チップレット集積技術のモチベーション
  2. チップレット集積技術の歴史
    1. 3D集積技術の課題
    2. チップレット集積プラットフォーム技術への要求
    3. Siインターポーザ
    4. RDLインターポーザ
    5. Bridgeアーキテクチャ
  3. チップレット集積プラットフォーム・コンソーシアム
    1. 体制と目標
    2. Bridgeアーキテクチャ
    3. HDRDL
      1. D集積
    4. 光集積
    5. 熱管理
  4. 世界の開発動向

第2部 チップレット実装のテストと評価技術

(14:45〜16:15)

 チップレットは多数のチップを1パッケージに集積する技術であり、従来からのチップ単体テスト手法だけでなく、チップレットのための新たなテスト手法が必要となる。
 本講座では電子回路テストの基礎技術を紹介したうえで、チップレットの概要、チップレットテストの考え方、真のKGD (Known Good Die) 選別のためのテスト手法、ウェーハプローブの課題と最新動向、インターポーザのテスト、システムレベルテスト、SDC (サイレントデータ破損) 、チップレット相互接続テストのためのバウンダリスキャンとIEEE 1838規格、TSV接続障害リペア方式とUCIe規格、ハイブリッドボンディングなど超狭ピッチTSV接続を評価するための新たな計測方法などを紹介する。

  1. はじめに
    1. 講師Biography
    2. 富士通の大型計算機のテクノロジーとテスト技術
    3. バウンダリスキャンの採用と普及活動
  2. チップレットの概要
    1. チップレットとは
    2. なぜ、今チップレットなのか
    3. ムーア則とスケーリング則
    4. チップレットの効果
    5. チップレットの適用事例
    6. チップレット実装構造
    7. チップレットの垂直・水平相互接続
    8. インターポーザの動向
    9. 2D, 2.25D, 3Dへの進化
    10. マイクロバンプからハイブリッドボンディングへ
  3. チップレットテストの動向
    1. チップレット集積のテストフロー
    2. KGD (Known Good Die) の重要性
    3. プリボンドテストとポストボンドテスト
    4. ウェーハプローブテスト
    5. ダイ単体テスト:真のKGD選別とIntelの戦略
    6. インターポーザのテスト (接触方式と非接触方式)
    7. TSMCのPGD (Pritty-Good-Die) テスト
    8. 積層ダイテストとファイナルテスト
    9. システムレベルテストSLT
    10. ATEとSLTのテストメカニズム
    11. サイレントデータ破損 (Silent Data Corruptions)
  4. チップレット間のインターコネクションテスト
    1. チップレットは小さな実装ボード
    2. 実装ボードの製造試験工程
    3. 実装ボードやチップレットの機能テストと構造テスト
    4. バウンダリスキャンの基礎知識
    5. IEEE 1149.1バウンダリスキャンテスト回路
    6. バウンダリスキャンテストによるはんだ接続不良検出動作例
    7. 積層ダイテストでのバウンダリスキャンテスト (IEEE 1838)
    8. チップ積層後のTSV接続障害復旧方式とUCIe規格
  5. TSVの接続品質評価技術
    1. TSVの高密度化の傾向と課題
    2. TSV接合での欠陥と相互接続障害
    3. TSV評価解析技術の例
    4. 従来評価技術 (デイジーチェイン、ケルビン計測) の問題点
      1. 端子法と4端子法による抵抗計測
    5. TSV接続評価時のアウトライヤ検出の重要性
    6. TSVの個別抵抗計測による効果
    7. アナログバウンダリスキャンIEEE 1149.4による精密微少抵抗個別計測
    8. 従来のIEEE 1149.4標準抵抗計測法の問題点と解決案
    9. 真のTSV個別4端子計測法の実現
    10. TSV計測回路の3D-ICへの実装例
    11. 小規模回路での方式検証実験
    12. 新評価方式の適用提案

講師

  • 栗田 洋一郎
    東京科学大学 総合研究院 未来産業技術研究所
    特任教授
  • 亀山 修一
    愛媛大学 大学院 理工学研究科
    客員教授

主催

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お問い合わせ

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受講料

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: 45,000円 (税別) / 49,500円 (税込)
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    • 3名様でお申し込みの場合 : 3名で 135,000円(税別) / 148,500円(税込)

ライブ配信セミナーについて

  • 本セミナーは「Zoom」を使ったライブ配信セミナーとなります。
  • お申し込み前に、 Zoomのシステム要件テストミーティングへの参加手順 をご確認いただき、 テストミーティング にて動作確認をお願いいたします。
  • 開催日前に、接続先URL、ミーティングID​、パスワードを別途ご連絡いたします。
  • セミナー開催日時に、視聴サイトにログインしていただき、ご視聴ください。
  • セミナー資料は、PDFファイルをダウンロードいただきます。
  • ご自宅への書類送付を希望の方は、通信欄にご住所・宛先などをご記入ください。
  • タブレットやスマートフォンでも受講可能ですが、機能が制限される場合があります。
  • ご視聴は、お申込み者様ご自身での視聴のみに限らせていただきます。不特定多数でご覧いただくことはご遠慮下さい。
  • 講義の録音、録画などの行為や、権利者の許可なくテキスト資料、講演データの複製、転用、販売などの二次利用することを固く禁じます。
  • Zoomのグループにパスワードを設定しています。お申込者以外の参加を防ぐため、パスワードを外部に漏洩しないでください。
    万が一、部外者が侵入した場合は管理者側で部外者の退出あるいはセミナーを終了いたします。

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