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先端半導体パッケージング・実装技術の研究開発動向

ECTC2022での発表を解説

先端半導体パッケージング・実装技術の研究開発動向

～最新の技術発表を、その特長・開発背景等を含めて解説 / インターポーザ、チップレット、3D-IC/TSV、Cu - Cuハイブリッド接合等のプロセスと材料技術～
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概要

本セミナーでは、半導体パッケージングの最新の動向を紹介し、2022年6月に終えたECTC2022の中から各種インターポーザ、チップレット、3D-IC/TSV、Cu-Cuハイブリッド接合等に関連したプロセス技術・材料技術の発表を中心にハイライトを行います。ECTC2022の総発表件数362件 (ポスター110件含む) から60件以上の注目の発表をピックアップして解説する予定です。

開催日

  • 2022年9月27日(火) 13時00分 ～ 16時30分

修得知識

  • ECTC2022で発表された研究内容
  • 関連する技術の背景や他の技術との比較

プログラム

　近年、特に話題を集める半導体後工程ですが、これに関連した数ある国際会議の中でも最も大きく最新の技術が発表されるのがECTC (Electronic Components and Technology Conference) です。
　今回のセミナーでは、半導体パッケージングの最新の動向を紹介し、2022年6月に終えたECTC2022の中から各種インターポーザ、チップレット、3D-IC/TSV、Cu-Cuハイブリッド接合等に関連したプロセス技術・材料技術の発表を中心にハイライトを行います。ECTC2022の総発表件数362件 (ポスター110件含む) から60件以上の注目の発表をピックアップして解説する予定です。

  1. ECTCの紹介と最近の研究動向、および用語の説明
    1. ECTCの発表件数の推移や国別/研究機関別投稿状況
    2. 3D-IC/TSV技術 (Via-middle vs. Via-last, Wafer-on-Wafer vs. Chip-on-Wafer他)
    3. FOWLP (Fan-Out Wafer-Level Packaging) とCoWoS (Chip-on-Wafer-on-Substrate)
    4. チップレット
  2. RDLインターポーザ 9件
    1. Session 1: Advanced Packaging for Heterogeneous Integration and High Performance Computing
      • Paper 1. Organic Interposer CoWoS-R+ (plus) Technology 【TSMC】
      • Paper 6. 2.3D Hybrid Substrate with Ajinomoto Build-Up Film for Heterogeneous Integration 【Unimicron】
    2. Session 19: Advances in Fan-Out Panel Level Packaging
      • Paper 5. Panel-Based Large-Scale RDL Interposer Fabricated Using 2-Micron Pitch Semi-Additive Process for Chiplet-Based Integration【DNP】
    3. Session 20: Enhancements in Fine-Pitch Interconnects, Redistribution Layers and Through-Vias
      • Paper 1. A Study of Failure Mechanism in the Formation of Fine RDL Patterns and Vias for Heterogeneous Packages in Chip Last Fan-Out Panel Level Packaging 【Samsung】
    4. Session 30: High-Speed Challenges in Power and Signal Integrity
      • Paper 3. Optimization of 2.5D Organic Interposer Channel for Die and Chiplets【Applied Materials】
    5. Session 31: Fan-Out Packaging Technologies and Applications
      • Paper 4. Advanced Chip Last Process Integration for Fan-Out Wafer Level Packaging (WLP) 【Samsung】
      • Paper 6. Chip-Last FOWLP Based Antenna-in-Package (FO-AiP) for 5G mmWave Application 【RFcore】
    6. Session 37: Interactive Presentation 1
      • Paper 11. Mechanical and Thermal Characterization Analysis of Chip-Last Fan-Out Chip on Substrate【ASE】
    7. Session 39: Interactive Presentation 3
      • Paper 2. Chip Last Fan-Out Chip on Substrate (FOCoS) Solution for Chiplets Integration 【ASE】
  3. Si Bridge 4件
    1. Session 13: Technologies for Heterogeneous Integration, Automotive and Power Electronics
      • Paper 7. Dimensional Parameters Controlling Capillary Underfill Flow for Void-Free Encapsulation of a Direct Bonded Heterogeneous Integration (DBHi) Si-Bridge Package 【IBM Japan】
    2. Session 14: Novel Bonding and and Stacking Technologies
      • Paper 7. Characterization of Non-Conductive Paste Materials (NCP) for Thermocompression Bonding in a Direct Bonded Heterogeneously Integrated (DBHi) Si-Bridge Package 【IBM Japan】
    3. Session 15: Enhanced Methods & Processes for Heterogeneous Integration Assembly
      • Paper 1. Super Fine Jet Underfill Dispense Technique for Robust Micro Joint in Direct Bonded Heterogeneous Integration (DBHi) Silicon Bridge Packages 【IBM Japan】
      • Paper 7. A Self-Aligned Structure Based on V-Groove for Accurate Silicon Bridge Placement 【University of Sherbrooke & IBM Canada】
  4. 狭ピッチマイクロバンプ 2件
    1. Session 25: Advancements in 2.5D and 3D Packaging Technology
      • Paper 5. Low Temperature Backside Damascene Processing on Temporary Carrier Wafer Targeting 7μm and 5μm Pitch Microbumps for N Equal and Greater Than 2 Die to Wafer TCB Stacking 【IMEC】
    2. Session 26: Soldered and Sintered Interconnections
      • Paper 3. Tight-Pitched 10 m-Width Solder Joints for c-2-c and c-2-w 3D-Integration in NCF Environment 【Tohoku University & SDM】
  5. TSV/TGV 4件
    1. Session 4: Hybrid Bonding and Innovations for 3D Integration
      • Paper 4. The Integration of Grounding Plane into TSV Integrated Ion Trap for Efficient Thermal Management in Large Scale Quantum Computing Device 【Nanyang Technological University】
      • Paper 5. Wafer Stacked Wide I/O DRAM with One-Step TSV Technology 【IME】
    2. Session 27: Interconnection Reliability
      • Paper 6. A Comparative Study of the Thermomechanical Reliability of Fully Filled and Conformal Through Glass Via (TGV) 【Corning】
    3. Session 34: Processing Enhancements in Fan-Out and Heterogeneous Integration
      • Paper 7. Buried Power Rails and Nano-Scale TSV: Technology Boosters for Backside Power Delivery Network and 3D Heterogeneous Integration 【IMEC】
  6. ハイブリッド接合、直接接合 38件
    1. Session 4: Hybrid Bonding and Innovations for 3D Integration
      • Paper 1. 3-Layer Stacking Technology with Pixel-Wise Interconnections for Image Sensors Using Hybrid Bonding of Silicon-on-Insulator Wafers Mediated by Thin Si Layers 【NHK】
      • Paper 2. Wafer to Wafer Hybrid Bonding for DRAM Applications 【SK Hynix】
      • Paper 3. Analysis of Die Edge Bond Pads in Hybrid Bonded Multi-die Stacks 【Xperi→Adeia】
      • Paper 6. Recess Effect Study and Process Optimization of Sub-10 μm Pitch Die-to-wafer Hybrid Bonding 【UCLA】
      • Paper 7. A Performance Testing Method of Bernoulli Picker for Ultra-Thin Die Handling Application 【Samsung】
    2. Session 5: Bonding Technology: Novel Assembly Methods and Processes
      • Paper 1. The Influence of Cu Microstructure on Thermal Budget in Hybrid Bonding 【Xperi→Adeia】
      • Paper 2. Collective Die-to-Wafer Self-Assembly for High Alignment Accuracy and High Throughput 3D Integration 【CEA-LETI】
      • Paper 3. Fine-Pitch 30 μm Cu-Cu Bonding by Using Low Temperature Microfluidic Electroless Interconnection 【ASE & National Taiwan University】
      • Paper 5. Investigation of Low Temperature Co-Co Direct Bonding and Co-Passivated Cu-Cu Direct Bonding 【National Yang Ming Chiao Tung University】
      • Paper 6. Process and Design Optimization for Hybrid Cu Bonding Void 【Samsung】
    3. Session 8: Hybrid and Direct Bonding Development and Characterization
      • Paper 1. Development of Face-to-Face and Face-to-Back Ultra-Fine Pitch Cu-Cu Hybrid Bonding 【Sony】
      • Paper 2. Surface Energy Characterization for Die-Level Cu Hybrid Bonding 【IBM & ASM】
      • Paper 3. Comprehensive Study on Advanced Chip on Wafer Hybrid Bonding with Copper/Polyimide Systems 【Showa Denko Materials & Tohoku University】
      • Paper 4. Two-Step Ar/N2 Plasma-Activated Al Surface for Al-Al Direct Bonding 【Nanyang Technological University】
      • Paper 5. Novel Ga Assisted Low Temperature Bonding for Fine Pitch Interconnects 【ASE & National Chen Kung University】
      • Paper 6. Characterization of Die-to-Wafer Hybrid Bonding Using Heterogeneous Dielectrics 【Samsung】
      • Paper 7. Solder and Organic Adhesive Hybrid Bonding Technology with Non-Strip Type Photosensitive Resin and Injection Molded Solder (IMS) 【IBM Japan & Mitsui Chemicals】
    4. Session 12: Manufacturing and Assembly Process Modeling
      • Paper 5. Numerical Evaluation on SiO2 Based Chip to Wafer Hybrid Bonding Performance by Finite Element Analysis 【IME】
    5. Session 14: Novel Bonding and and Stacking Technologies
      • Paper 1. Behavior of Bonding Strength on Wafer-to-Wafer Cu-Cu Hybrid Bonding 【Sony】
      • Paper 2. Development of Polyimide Base Photosensitive Permanent Bonding Adhesive for Middle to Low Temperature Hybrid Bonding Process 【HD Microsystems & Showa Denko Materials】
      • Paper 3. Direct Bonding Using Low Temperature SiCN Dielectrics 【IMEC】
      • Paper 5. Prolongation of Surface Activation Effect Using Self-Assembled Monolayer for Low Temperature Bonding of Au 【Meisei University】
    6. Session 16: Hybrid & Direct Bonding Innovation, Optimization & Yield Improvement
      • Paper 1. The Wafer Bonding Yield Improvement Through Control of SiCN Film Composition and Cu Pad Shape 【SK Hynix】
      • Paper 2. Low Temperature Wafer-to-Wafer Hybrid Bonding by Nanocrystalline Copper 【ITRI】
      • Paper 3. Cu-SiO2 Hybrid Bonding Yield Enhancement Through Cu Grain Enlargement 【Tohoku University , T-Micro & JCU】
      • Paper 4. A Holistic Development Platform for Hybrid Bonding 【Applied Materials】
      • Paper 5. Low Temperature Fine-Pitch Cu-Cu Bonding Using Au Nanoparticles as Intermediate 【Tsinghua University】
      • Paper 6. Wet Atomic Layer Etching of Copper Structures for Highly Scaled Copper Hybrid Bonding and Fully Aligned Vias 【TEL America】
      • Paper 7. A Study on Bonding Pad Structure and Layout for Fine Pitch Hybrid Bonding 【Samsung】
    7. Session 25: Advancements in 2.5D and 3D Packaging Technology
      • Paper 1. A Study on Memory Stack Process by Hybrid Copper Bonding (HCB) Technology 【Samsung】
      • Paper 4: 3D Packaging for Heterogeneous Integration 【AMD】
    8. Session 27: Interconnection Reliability
      • Paper 5. Fabrication and Reliability Analysis of Quasi-Single Crystalline Cu Joints by Using Highly <111>-Oriented Nanotwinned Cu 【National Yang Ming Chiao Tung University】
    9. Session 32: Advanced Interconnect and Wire Bond Technologies for Flexible Device Applications
      • Paper 2. Room-Temperature Cu Direct Bonding Technology Enabling 3D Integration with Micro-LEDs 【Tohoku University】
      • Paper 3. Ag to Ag Direct Bonding Via a Pressureless, Low-Temperature, and Atmospheric Stress Migration Bonding Method for 3D Integration Packaging 【Osaka University】
    10. Session 37: Interactive Presentation 1
      • Paper 9. Numerical Simulation of Cu/Polymer-Dielectric Hybrid Bonding Process Using Finite Element Analysis 【IME】
    11. Session 39: Interactive Presentation 3
      • Paper 3. Die to Wafer Hybrid Bonding for Chiplet and Heterogeneous Integration: Die Size Effects Evaluation-Small Die Applications 【Xperi→Adeia】
      • Paper 4. Yield Improvement in Chip to Wafer Hybrid Bonding【IME】
    12. Session 40: Interactive Presentation 4
      • Paper 6. A Hybrid Bonding Interconnection with a Novel Low Temperature Bonding Polymer System 【ITRI, Brewer Science, National Tsing Hua University & National Yang Ming Chiao Tung University】
  7. その他 4件
    1. Session 2: High Performance Dielectric Materials for Advanced Packaging
      • Paper 1. Ultra-Thin Mold Cap for Advanced Packaging Technology 【Intel/Towa】
    2. Session 7: Advanced Flip Chip and Embedded Substrate Technologies
      • Paper 4. Functional Interposer Embedded with Multi-Terminal Si Capacitor for 2.5D/3D Applications Using Planarization and Bumpless Chip-on-Wafer (COW) 【Tokyo Tech, Murata & ITRI】
    3. Session 5: Bonding Technology: Novel Assembly Methods and Processes
      • Paper 7. Laser-Assisted Bonding (LAB) Process and Its Bonding Materials as Technologies Enabling the Low-Carbon Era 【ETRI】
    4. Session 14: Novel Bonding and Stacking Technologies
      • Paper 6. Mini LED Array Transferred onto a Flexible Substrate Using Simultaneous Transfer and Bonding (SITRAB) Process and Anisotropic SITRAB Film (ASF) 【ETRI & Nexstar Technology】
    • 質疑応答
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講師

  • 福島 誉史 氏
    東北大学 大学院 工学研究科 機械機能創成専攻
    准教授
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主催

サイエンス＆テクノロジー 株式会社
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お問い合わせ

本セミナーに関するお問い合わせは tech-seminar.jpのお問い合わせからお願いいたします。
(主催者への直接のお問い合わせはご遠慮くださいませ。)

受講料

1名様
: 30,400円 (税別) / 33,440円 (税込)
複数名
: 20,000円 (税別) / 22,000円 (税込)

複数名受講割引

  • 2名様以上でお申込みの場合、1名あたり 20,000円(税別) / 22,000円(税込) で受講いただけます。
    • 1名様でお申し込みの場合 : 1名で 30,400円(税別) / 33,440円(税込)
    • 2名様でお申し込みの場合 : 2名で 40,000円(税別) / 44,000円(税込)
    • 3名様でお申し込みの場合 : 3名で 60,000円(税別) / 66,000円(税込)
  • 同一法人内 (グループ会社でも可) による複数名同時申込みのみ適用いたします。
  • 受講券、請求書は、代表者にご郵送いたします。
  • 請求書および領収書は1名様ごとに発行可能です。
    申込みフォームの通信欄に「請求書1名ごと発行」とご記入ください。
  • 他の割引は併用できません。
  • サイエンス&テクノロジー社の「2名同時申込みで1名分無料」価格を適用しています。

アカデミー割引

教員、学生および医療従事者はアカデミー割引価格にて受講いただけます。

  • 1名様あたり 10,000円(税別) / 11,000円(税込)
  • 企業に属している方(出向または派遣の方も含む)は、対象外です。
  • お申込み者が大学所属名でも企業名義でお支払いの場合、対象外です。

ライブ配信セミナーについて

  • 本セミナーは「Zoom」を使ったライブ配信セミナーとなります。
  • お申し込み前に、 視聴環境 と テストミーティングへの参加手順 をご確認いただき、 テストミーティング にて動作確認をお願いいたします。
  • 開催日前に、接続先URL、ミーティングID​、パスワードを別途ご連絡いたします。
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  • 講義の録音、録画などの行為や、権利者の許可なくテキスト資料、講演データの複製、転用、販売などの二次利用することを固く禁じます。
  • Zoomのグループにパスワードを設定しています。お申込者以外の参加を防ぐため、パスワードを外部に漏洩しないでください。
    万が一、部外者が侵入した場合は管理者側で部外者の退出あるいはセミナーを終了いたします。
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